低消費電力LSI設計

低消費電力化技術
お客様からの低消費電力化のご要求にお応えする、様々な取組みを行っています。
低消費電力LSIの設計には、複数技術の組合せが効果が有ります。

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多電源設計とパワーゲーティング対応の設計技術
    CPFのサポート | UPFのサポート

LSIにおけるローパワー設計技術
    クロックゲーティング | 多電源設計 | マルチVth 設計 | パワーゲーティング

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多電源設計とパワーデーティング対応の設計技術

CPFのサポート

当社では、業界に先駆けて標準電源記述フォーマットCPF（注1）をサポートすることで、多電源設計やパワーゲーティングの物理設計を劇的に容易化しました。

また、論理設計者が意図し検証した電源情報を、CPFという単一の形式でフロー全体が共有することで、信頼性の高い設計が可能です。

図1が全体のデザインフローです。大きな流れは従来と変わりませんが、それぞれのステップに新たな機能が追加されています。たとえば論理合成やレイアウト、サインオフ検証においては、電源領域（電源ドメイン）毎の電圧に応じた適切な遅延計算が行われます。レイアウトでは、自動配置、クロックツリー生成、タイミング最適化が電源ドメインの物理領域を考慮して行われ、レベルシフタ（LS）やアイソレータ（ISO）、電源遮断スイッチ（PSW）も自動挿入されます。これらレベルシフタやアイソレータ、電源スイッチが正しく挿入されているかどうかは、新たに導入したローパワーチェッカ"Comformal-LP"によってチェックされます。 また、電源スイッチによって生じるIRDropの解析や、複数電源を含むLVS検証もサポートしています。

さらに当社では、電源遮断スイッチがオンする際のノイズを低減するため、独自の電源スイッチ制御回路（PMU）と、スイッチのパラメータの調整法を開発しました。この技術により、オンチップパワーゲーティング品種をより安定に動作させることが可能です。（注2）

UPFのサポート

当社では、UPFで設計されるお客様をサポートしています。

LSIにおけるローパワー設計技術

クロックゲーティング

クロックゲーティングは従来から適用されている技術です。予めレジスタ（FlipFlop）の入力が変化しないと分かっている場合に，そのレジスタへのクロック供給を部分的に止めたり（ローカルクロックゲーティング），休止しているブロックへのクロック供給を止める（グローバルクロックゲーティング）ことで動作時電力を削減します。

多電源設計

多電源設計は，複数の電圧の電源供給を受け，動作周波数の低いブロックには低い電源電圧を供給することで動作時電力とリーク電力を削減できます。電圧が異なる領域同士は物理的に分離して設計しなければならないうえ，それらの間のインタフェース信号には，レベルシフタと呼ばれるセルを挿入して信号レベルを変換する必要があります。

マルチVth 設計

マルチVth 設計も従来から適用されている技術です。高速でリーク電流が比較的大きいトランジスタのスタンダードセルをタイミングがクリティカルなパスに，低速ながらリーク電流が少ないトランジスタのスタンダードセルを非クリティカルパスにと使い分けることで，タイミング制約を満たしながらリーク電力を最適化する手法です。

パワーゲーティング

パワーゲーティングは近年急速に注目されている技術で，休止中のブロックへの電源供給を遮断することによりリーク電力を激減させます。なかでも，LSI 内部に電源遮断用のスイッチを設ける場合を「オンチップパワーゲーティング」と呼びます。

多電源設計と同じく，電源遮断されるブロックは物理的に分離して設計します。また，電源遮断されているブロックからの信号は，High でもLowでもない中間状態になる可能性があるため，それをそのまま動作中の回路で受けることはできません。そのようなインタフェースには，アイソレータと呼ばれる回路を挿入する必要があります。

論理検証にも注意が必要です。従来の論理シミュレータは電源遮断という状態を扱えないため，論理シミュレーション上では動作しているように見える回路に，実は電源が供給されていなかったというバグの危険性があります。

さらに，オンチップパワーゲーティングでは，電源遮断スイッチがオンする際に発生する電源ノイズを，ほかの回路が影響を受けない程度に抑える必要があります。