45ナノメートル最先端LSI技術

最先端CMOSテクノロジでは、ゲートの微細加工技術のみならず、微細化・高性能化に対応するため配線技術，ストレス技術，極浅接合技術などで、これまでに経験の無い技術を確立する必要があります。

当社では、いち早く銅配線技術を確立し、180nmノード以降のCMOS製品に適用してまいりました。こうした豊富な経験から、90nmノード以降のCMOSテクノロジにおいても、積極的にLow-k膜を改良し、高性能・高信頼性を備えた量産技術を確立しています。

超高性能MPUトランジスタ

世界一高性能なMPUを実現するため、富士通では、積極的にストレス技術を採用しています。65nmテクノロジーでは具体的に，コンタクト・エッチ・ストップ・レイヤー（Contact Etch Stop Layer：CESL）の窒化膜を利用したDSL（Dual Stress Liner）プロセスを採用しました。

さらに45nmテクノロジーでは，その窒化膜の応力を改良するなどの工夫を行い、それに加え、さらなるストレスプロセスの開発と下記に記すアニーリング技術等で、図1.に示すようにトランジスタのオン電流を飛躍的に向上させています。

微細化に対応した富士通のプロセス技術

ミリセカンド アニーリング（Milli-Second Annealing）

トランジスタ形成において、不純物活性化のためのアニール工程が必須ですが、富士通では、45nmテクノロジのMOSトランジスタの性能向上に必須な極浅接合を形成するために、ウェーハを1000分の数秒の短時間、およそ摂氏1000度の高温にするミリセカンド アニーリング技術を用います。富士通はこの技術で世界をリードしています。

低誘電率銅配線技術

富士通では、世界に先駆けて配線容量が最も低く、電気的抵抗が小さいCu多層配線技術を開発してきています。その実績を基に，実効誘電率が低いLow-K層間絶縁膜の開発においても世界をリードし、45nmテクノロジーでは、SiOCから誘電率がさらに低いNCSを全層で用いて、45nm世代の高速・高信頼性配線を可能としています。