FAQ
発振について
- クロックソース制御レジスタ（CLKR）のPLL2ENビット=0とした時にサブクロックは停止しますか?
- PLLの安定待ち時間は、ソフトでタイムベースタイマを使用して時間をカウントしますか?
- PLL安定待ち時間はどれくらいですか? （対象：MB91350A series/MB91150 series）
- PLL発振安定が取れたかどうかを判定するビットはありますか?
- PLLの逓倍率を変更した場合のロック待ち時間はどのくらいですか？ また、PLL動作時の逓倍変更は問題ないですか? （対象：MB91350A series）
- VSTPは初期値がPLL発振になっていますが、発振安定待ち時間後すぐにPLLを使用しても問題ありませんか? それとも、一定時間が必要ですか?
- PLLの設定は、段階的に切換えを行った方が良いですか?
- FRへの原発振入力として24MHzを入れようとした場合、内部PLLに2逓倍では周波数が動作可能周波数を超えるので、当然ながら等倍に設定して使用する事になりますが、この場合、内蔵周辺機能へのクロック24MHzが入力される事になりますが、このような使い方は可能ですか? （対象：MB91F127）
- PLLクロックモードで動作中に発振または外部クロックが停止した場合、どのような動作をしますか? （対象：MB91350A series）
- PLLのロック時間（発振安定）はどのくらいですか? PLLの発振安定待ち時間の記載はどこにありますか? （対象：MB91350Aseries）
- PLLを使用する場合の注意点は? （対象：MB91101）
- サブストップモードから復帰する場合、発振安定待ち時間はどのクロックで取られますか? （対象：MB91F133）
- メインストップモードから復帰する場合、発振安定待ち時間はどのクロックで取られますか?
- CPU系の動作周波数を確認する端子がありませんが、どのように確認しますか?
- 帰還抵抗はなぜ必要ですか?
- ダンピング抵抗はなぜ必要ですか?
- 発振回路の負性抵抗値は、振動子周波数を小さくするとなぜ大きくなりますか?
- サブクロック端子（X0A、X1A）に外部クロック入力可能ですか?
1. クロックソース制御レジスタ（CLKR）のPLL2ENビット=0とした時にサブクロックは停止しますか?
クロックソース制御レジスタ（CLKR）のPLL2ENビットはサブクロックへの遷移を許可するか禁止するかを指定するビットであり、サブクロック自身を停止するものではありません。
2. PLLの安定待ち時間は、ソフトでタイムベースタイマを使用して時間をカウントしますか?
PLLを起動して、ソフトでタイムベースタイマを使用してカウントする必要があります。
3. PLL安定待ち時間はどれくらいですか? （対象：MB91350A series/MB91150 series）
- MB91350Aseries ： 12.5MHz の4逓倍（内部50MHz）で動作させようとした場合、搭載しているマクロの Look Up Time のSPEC は 約300us 程度です。CHIP としては、328us を推奨しています。
- MB91150series ： 300us以上の安定待ち時間をとる必要があります。
4. PLL発振安定が取れたかどうかを判定するビットはありますか?
PLL発振安定が取れたかどうかを判定するビットはありませんので、カウントが必要です。カウント時間は品種によって異なりますので、ハードウェアマニュアルで確認願います。
5. PLLの逓倍率を変更した場合のロック待ち時間はどのくらいですか？ また、PLL動作時の逓倍変更は問題ないですか? （対象：MB91350A series）
PLL使用中に逓倍率を変更した場合、設定変更後にPLLロックタイム確保のため、自動的に発振安定待ち状態ステートに遷移します。従って、スタンバイ制御レジスタで設定した発振安定待ち時間がロック待ち時間となります。動作上の問題としては、この安定待ち時間中は、プログラム動作が停止する事です。
6. VSTPは初期値がPLL発振になっていますが、発振安定待ち時間後すぐにPLLを使用しても問題ありませんか? それとも、一定時間が必要ですか?
パワーオンリセット後のPLL起動が始まりますので、発振安定待ち時間後にはPLLは安定して動作しています。
7. PLLの設定は、段階的に切換えを行った方が良いですか?
PLLの設定を低速から高速に切り替えると、消費電流が旧に増加し、System電源が弱い場合（内部降圧回路を搭載している品種は、内部で電流ドロップする可能性がある）は、電圧低下してしまう可能性がありますので、段階的に切り替えて頂くことを推奨します。
8. FRへの原発振入力として24MHzを入れようとした場合、内部PLLに2逓倍では周波数が動作可能周波数を超えるので、当然ながら等倍に設定して使用する事になりますが、この場合、内蔵周辺機能へのクロック24MHzが入力される事になりますが、このような使い方は可能ですか? （対象：MB91F127）
CPU系/周辺系共に動作周波数25MHzまで動作可能ですので、周辺系への24MHzクロック入力は問題なく行うことが出来ます。また、周辺系へのクロックは別設定することが可能となっています。
9. PLLクロックモードで動作中に発振または外部クロックが停止した場合、どのような動作をしますか? （対象：MB91350A series）
PLL動作中に発振が停止した場合、PLLはより低速な周期で動作し続けます。しかし、マイコンはその動作を保証していません。
10. PLLのロック時間（発振安定）はどのくらいですか? PLLの発振安定待ち時間の記載はどこにありますか? （対象：MB91350A series）
300μSです。ハードウェアマニュアルのP76、 3.11.11 PLLのクロック設定例にてご確認願います。
11. PLLを使用する場合の注意点は? （対象：MB91101）
ハードウェアマニュアルのP73にギア設定例がございます。
12. サブストップモードから復帰する場合、発振安定待ち時間はどのクロックで取られますか？ （対象：MB91F133）
サブクロックの2分周をクロックソースとして設定した発振安定待ち時間分確保されます。
13. メインストップモードから復帰する場合、発振安定待ち時間はどのクロックで取られますか?
メインクロックの2分周をクロックソースとして設定した発振安定待ち時間分確保されます。
14. CPU系の動作周波数を確認する端子がありませんが、どのように確認しますか?
外部バス周波数と同じクロックを出力するCLK端子とGCRのクロックダブラbitのON/OFFを確認することでCPU系の動作周波数の確認を行ってください。
15. 帰還抵抗はなぜ必要ですか?
発振回路のバイアスを定める抵抗です。詳細はご使用の振動子メーカーにご確認願います。
16. ダンピング抵抗はなぜ必要ですか?
負荷容量とローパスフィルタを形成し、高域のゲインを低下させることで、高周波の異常発振を抑えられます。またICのゲインを制限し、ICと振動子のマッチングがよくなりますので、不要なリンギングが減り、オーバーシュートやアンダーシュートを抑えることができます。詳細はご使用の振動子メーカーにご確認願います。
17. 発振回路の負性抵抗値は、振動子周波数を小さくするとなぜ大きくなりますか?
発振回路の負性抵抗は発振セルの特性に依存します。同じ回路条件で使用した場合に高い周波数で負性抵抗が減少するのは発振セルのゲインが高い周波数の場合に小さくなっていることによるものです。
18. サブクロック端子（X0A、X1A）に外部クロック入力可能ですか?
可能です。X0A端子に外部クロックを入力して、X1A端子はOPENで使用願います。また、マニュアルの「デバイス取扱上の注意」もご参照下さい。