FAQ
外バスについて
- 下記メモリへアクセスした場合のサイクル数をお教え下さい。
（1）内蔵データRAM（Dバス）
（2）内蔵命令RAM（Fバス）
また、以下の条件の時、内蔵データRAM/内蔵命令RAMと比べ外部メモリへのアクセスは、どの程度遅くなりますか。（対象：FR60/FR60lite） - 内ROM、RAMにアクセスする際に、ADDR、RD、WR0/WR1は出力されますか? また、外部領域にアクセスした場合のみ、これらの制御信号が出力されますか? （対象：MB91F155A）
- 外部バスサイクル数は何CPUサイクル数ですか?（対象：MB91360）
- プログラムを外部FLASHへ置いた場合、内部FLASHに比べ、どの程度パフォーマンスが落ちますか? （対象：MB91350）
1. 下記メモリへアクセスした場合のサイクル数をお教え下さい。
（1）内蔵データRAM（Dバス）
（2）内蔵命令RAM（Fバス）
また、以下の条件の時、内蔵データRAM/内蔵命令RAMと比べ外部メモリへのアクセスは、どの程度遅くなりますか？（対象：FR60/FR60lite）
FR60/FR60liteでは、メモリステージにてアクセスが実行されてから、実際に読み込まれるまでのアクセスサイクル数は、
（1）内蔵データRAM（Dバス）:1cycle
（2）内蔵命令RAM（Fバス）:2cycle
になります。また、外部メモリへのサイクルは、上記（2）と同じ2cycleとなります。
その他参考情報として、それぞれのバスへのアクセスサイクルを下記に示します。
- R-Bus系 :
約 8 clock cycle （CLKB: CLKP = 1:1）
約13 cock cycle（CLKB: CLKP = 1:1/2） - T-Bus系 :
約 6 clock cycle （CLKB: CLKT = 1:1）
約 8 cock cycle （CLKB: CLKT = 1:1/2）
割込み操作（PSの“I”フラグの書き換え/ CPU内レジスタアクセス）:1clock cycle
命令キャッシュ制御（ハーバードバス接続モジュール）:1clock cycle
2. 内ROM、RAMにアクセスする際に、ADDR、RD、WR0/WR1は出力されますか? また、外部領域にアクセスした場合のみ、これらの制御信号が出力されますか? （対象：MB91F155A）
ADDR信号は直前の外部バスアクセスのアドレス信号が保持され出力され続けます。CS信号も出力されています。RD,WR0/WR1は出力されません。
3. 外部バスサイクル数は何CPUサイクル数ですか?（対象：MB91360）
CPUと外バス周波数が同じだった場合、外部バスサイクルは通常（Waitなど無しで）、4CPUサイクル掛かります。
これは、バスコンバータ（2サイクル）＋外バスインタフェース（2サイクル）の計4サイクルの内訳です。
4. プログラムを外部FLASHへ置いた場合、内部FLASHに比べ、どの程度パフォーマンスが落ちますか? （対象：MB91350）
命令（プリフェッチなど）に大きく依存しますが、内部 : 外部（non-wait）= 1 : 3を目安に考えられると思います。