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デジタルAV システム制御系代表製品
FR60Lite MB91260series(33MHz)
主な用途
インバータ制御
製品展開

製品紹介
パッケージ QFP-100,LQFP-100

- CPUコア

- 幅広い動作電圧と高速動作

- 動作電圧: Vcc=4.5V~5.5V : 5V単一電源
- 最少マシンクロック30.3ns

- 演算命令強化(符号付き乗除算)
- 幅広い動作電圧と高速動作
- クロック制御

- クロック1系統
- クロックマネジメントによる低消費電力動作

- PLL動作モード・ストップモード・スリープモード
- クロック逓倍(PLL)回路内蔵(1/2、1、2、3、4、8)

- 外部4.192MHz/内部33.536MHz高速動作
- 不要輻射ノイズ(EMI)低減貢献(16LX継承)
- A/Dコンバータ

- 8/10bit・分解能
- アナログ入力(2unit×2ch+1unit×8ch)
- 総合誤差 最大±3LSB

- 最小変換時間: 1.0us/20MHz以上×2unit
- 最小変換時間: 5.0us/20MHz以上×1unit
- シングル変換・スキャン変換(単発・連続・停止変換)
- UART

- 全二重ダブルバッファ×3ch

- クロック同期/非同期の選択可
- 専用ボーレートジェネレータ内蔵(MAX 516Kbps)
- 3ch独立でクロック同期/非同期の選択可
- 全二重ダブルバッファ×3ch
- 外部割込み

- 10ch独立:9要因+NMI

- 立上りエッジ/立下りエッジ/Lレベル/Hレベル選択可
- 10ch独立:9要因+NMI
- PWCタイマ

- 16bit長×2ch

- パルス幅の測定が可能 2ch
- 2つのPWCの独立動作可
- 16bit長位相検出機能付き×1ch
- 16bit長×2ch
- I/Oポート

- 最大 CMOS入出力:67本
うち、ソフトウェアプルアップ対応: 8本
- 最大 CMOS入出力:67本
- 積和演算回路(µDSP)

- RAM: 命令128ワード/X側32ワード/Y側32ワード
- 積和演算(16bit×16bit+40bit)を1サイクル実行
- 演算結果は40ビットから16への丸め処理で抽出
- 演算結果転送命令でCPUへ割り込みを掛けます。
- リロードタイマ

- 16bit長×3ch

- リロードモード、ワンショットモード、イベントカウントモード(エッジ選択が可能)
- ゲート入力機能によりパルス幅測定が容易(Hレベル、Lレベルの設定が可能)
- 16bit長×3ch
- PPGタイマ(多機能タイマ部)

- 8bit長×16ch独立動作可(16bit長×8ch)
- 任意周期、デューティ比のパルス波出力(同時起動可能)

- 16ch独立動作可(1組み2chの同一出力が可能)
- 8chの16bitPPG出力動作可/うち2chは32bit動作可能
- 8bitプリスケーラ+8bitPPG動作可×8ch
- インプットキャプチャ(多機能タイマ部)

- リアルタイム入出力制御に最適(16bit長分解能)

- クロック周期、幅の測定(インプットキャプチャ×4ch)
- リアルタイム出力(アウトプットコンペア×6ch)
- 波形生成回路(デッドタイムタイマ内蔵)による波形出力
- リアルタイム入出力制御に最適(16bit長分解能)
