PCI-Expressインターフェース

• PHY/LINKマクロ間インタフェースは標準規格PIPE準拠
• PCI Express Base Specification rev.1.0a準拠
• Endpoint レーン数x1/x4をサポート
• 0.13μm/90nm/(65nm計画中)へ適用可能
• De-emphasis による高速信号伝送保障
• 実効転送帯域800MB/s以上(4レーン実装時)
• VC数を最大4チャネル実装可能
• Configuration レジスタ実装
• LoopBack,ErrInjection試験機能

DDR/DDR2 インターフェース

• 高速動作 / Calibration 対応の高速マクロ
• Low Latency / 低消費電力の低中速マクロ
• CK Dutyずれの少ない回路構成・レイアウト
• 耐Noise性高く、低消費電力、コンパクトなDLL
• 最小限の Clock Latency で動作（DDR1）
• SSO/SSI Noise の回り込みを抑えたチップ内電源設計
• 初期の Timing Budget により、クリティカル箇所の早期把握
• チップ内はSTA、PCBはSpiceで見積もり（ガイドライン提供）
  

DDR/DDR2 インターフェース (IP種類）

Serial ATAインターフェース

• 標準規格Serial ATA 2.5 specificationに準拠
• Serial ATA Host 1.5 Gbps/3.0 Gbpsに対応
• ATA/ATAPIレジスタセット互換
• Native Command Queing(NCQ)サポート
• Asynchronous signal recoveryサポート
• First Party DMA 、Legacy DMAサポート
• Gen1i/Gen1m/Gen2i/Gen2mに対応
• Spread Spectrum Clockingサポート

USB2.0 HS HOSTインターフェース

• 標準規格USB2.0 Specificationに準拠
• EHCI(Version1.0), OHCI(Version1.0a)に準拠
• PHYはHS/FS/LSをサポート(CS100A_LL)
• AHB interface