RTLNAVI（RTL解析支援ツール）
適用シーン

ワンライセンスの購入でVerilog-HDL,VHDL両言語の解析ができます

お求め易い価格でご提供。Solaris2.6～9, Linuxで動作。

HDL設計の品質評価を論理シミュレーションだけに頼っていませんか?

設計現場の問題のシーン

• FPGAでプロトタイピング後ASICに移行したがRTLの書き直しが発生
• アウトソーシングしたRTLの品質保証をしたいが膨大なRTLソース、レビューしきれない
• 厳しいスペックのSoCを力ずくでこしらえたが動作が不安定、インプリメント設計でカバーしきれない
• とにかく一刻も早く不具合の原因を見つけたいデバッグの準備も実行にも時間と手間がかかる

課題は何か

• RTLの品質は「機能」だけでは済まされない 「機能」＋「記述スタイル・回路構造」
• 適切な手段と工程で評価していますか 論理シミュレーションだけではデバッグ大変
  RTLで抑えるべき不具合がインプリに流れている

もっと早く、もっと簡単、確実な「品質評価」手段が不可欠

どうあるべきか
RTLNAVIなら

• 論理合成よりも論理シミュレーションよりも前に、「記述スタイル」と「回路構造」の問題を解決
• 入力パターンやプロパティに依存せずに、一貫した基準で確実に品質評価
• メガラインの膨大なRTLソースに対し、短時間で不具合を洗い出す
• チェックルールの記述定義など事前の面倒な準備がなく、即実行可能