DDR SDRAM組込みハード開発ソリューション
高速なDDR SDRAMの実装で問題が多発しています！
お客様は解決策をお持ちですか？
メモリをSDRAMから高速なDDR SDRAM（注(1)）に変更したが、うまく動作しない等のトラブルでお困りではありませんか？従来技術の延長で高速なDDR SDRAMを実装したために、さまざまな問題が発生しています。
例
- 転送スピードが高速になったから、リードライトでの誤作動が頻繁に発生している…
- 購入したDDR制御IPが仕様どおりに動作してくれない…
- 信号レベルが小振幅だからノイズの影響で誤作動しているかも…
高速LSI・FPGA設計技術、高速タイミング設計技術、ノイズ解析技術などトータルな開発技術を保有する当社が、これらの技術を融合し、DDR SDRAM組込みハード開発ソリューションとしてお客様の組込み製品向けにご提供いたします。
- 1 注:
- DDR SDRAM = Double Data Rate Synchronous DRAM
特長
DDR SDRAM IPのカスタマイズ・組込み
当社のコントローラーIPをお客様の組込み製品に最適なデータ転送単位、必要スループット、タイミング補正機構にカスタマイズし、LSI・FPGAに組込み、ご提供いたします。
当社のコントローラーIPには、DDR SDRAMデータから出力されるストローブ信号DQSをお客様の組込み製品に適したタイミングに設定できる「タイミング補正機構」を搭載しております。
LSIからプリント基板まで連携したタイミング設計
超高速伝送を実現するため、Setup/Hold、Tr/Tf、信号間skewを考慮し、LSI・FPGAとプリント基板の両面で連携したシミュレーションを行い、タイミングを調整します。
解析に必要な精度の高いモデル（メモリモジュール、配線モデル、LSI・FPGAモデルなど）を使用し、“ノイズによる遅延も考慮” した伝送線路シミュレーションを行います。 このクリティカルタイミングの解析結果から、お客様の組込み製品に最適なDDR SDRAMの実装条件をご提供いたします。
耐ノイズ性を考慮した実装条件のご提供
お客様の組込み製品の条件に基づいて伝送線路シミュレーションを行い、終端抵抗値、終端抵抗実装位置、クロック配線条件、駆動条件などDDR SDRAMを使用する上での耐ノイズ性を考慮した実装条件をご提供いたします。
DDR SDRAMは2.5Vまたは、1.8Vといった小振幅信号のインターフェースのため、レシーバーでノイズマージンを満たした最適波形が得られるよう、伝送線路シミュレーションにより信号レベルを確認しながら抵抗値を選定します。
この解析結果から耐ノイズ性を考慮した実装条件をご提供いたします。
